在半導體制造中，《國際器件和系統路線圖》將5nm工藝定義為繼7nm節點之后的MOSFET?技術節點。截至2019年，三星電子和臺積電已開始5nm節點的有限風險生產，并計劃在2020年開始批量生產。

商用5nm制程工藝節點基于具有FinFET（鰭式場效應晶體管）的多柵MOSFET（MuGFET）技術。還已經證明了5?nm?GAAFET（環繞柵場效應晶體管）節點，但尚未商業化。

5nm制程工藝節點曾被某些專家認為是摩爾定律的終結。小于7 nm的晶體管將經歷穿過柵氧化層的量子隧穿。由于開發成本高昂，預計5納米的上市時間將比摩爾定律估計的兩年更長。

2009年，英特爾的路線圖預計最終用戶將在2020年發布，盡管英特爾尚未向制造商或零售商透露任何具體計劃。

研究人員于2000年代初首次證明了7 nm以下的單晶體管器件。在2002年，包括Bruce Doris、Omer Dokumaci、Meikei Ieong和Anda Mocuta在內的IBM研究團隊制造了6納米?絕緣體上硅（SOI）MOSFET。

2003年，由日林若林和山上重晴領導的NEC日本研究團隊制造了xxx個5 nm MOSFET。

2015年，IMEC和Cadence制造了5 nm測試芯片。所制造的測試芯片不是功能齊全的設備，而是用于評估互連層的圖案。

2015年，英特爾描述了針對5 nm節點的橫向納米線（或全能門）FET概念。

在2017年，IBM透露他們已經使用全柵極配置（GAAFET）的硅納米片制造了5納米硅芯片，這與通常的FinFET設計有所不同。所用的GAAFET晶體管具有3個納米片，彼此堆疊，整個納米片被同一柵極覆蓋，就像FinFET通常具有并排的幾個物理鰭片一樣，這些鰭片在電氣上是一個單元，并且整體被同一柵極覆蓋。IBM的芯片尺寸為50 mm?²，每mm?²具有6億個晶體管。

臺積電（TSMC）在2018年初將在2020年之前在其新的Fab 18上開始生產5nm節點。在2018年10月，臺積電宣布計劃在2019年4月之前開始測試或“風險生產”5nm器件。

2019年4月，三星電子宣布自2018年第四季度以來一直向其客戶提供其5納米工藝（5LPE）工具。在2019年4月，臺積電宣布其5納米工藝（CLN5FF，N5）已開始風險生產，并且完整的芯片設計規范現已提供給潛在客戶。N5流程最多可以在14層上使用EUVL，而N6和N7 ++中只有5或4層。

臺積電于2019年10月開始為Apple提供5nm A14處理器的樣品。

在2019年12月，臺積電宣布其平均制程約為80％，其裸片尺寸為17.92 mm?²的5納米測試芯片的每片晶圓的最高成品率> 90％。隨著管芯尺寸增加到100 mm?²，成品率下降到32.0％。