• 標準單元

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    什么是標準單元

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    在半導體設計中,標準單元是一種設計具有主要數字邏輯特征專用集成電路(ASIC)的方法。標準單元方法是設計抽象的一個例子,其中低級超大規模集成(VLSI)布局被封裝到抽象邏輯表示中(例如與非門)。基于單元的方法-標準單元所屬的一般類別-使一個設計人員可以專注于數字設計的高級(邏輯功能)方面,而另一位設計人員則專注于實現(物理)方面。隨著半導體制造隨著技術的進步,標準單元方法已幫助設計人員將ASIC從相對簡單的單功能IC(數千個門)擴展到復雜的數百萬個門的片上系統(SoC)設備。

    構建標準單元

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    標準單元是一組提供布爾邏輯功能(例如,AND、OR、XOR、XNOR、反相器)或存儲功能(觸發器或鎖存器)的晶體管和互連結構。最簡單的單元是基本NAND、NOR和XOR布爾函數的直接表示,盡管通常使用復雜得多的單元(例如2位全加器或多路復用D輸入觸發器。)單元的布爾邏輯函數稱為它的邏輯視圖:函數行為以真值表或布爾代數方程(用于組合邏輯)的形式捕獲,或狀態轉換表(用于時序邏輯)。

    通常,標準單元的初始設計是在晶體管級別以晶體管網表或示意圖的形式開發的。網表是晶體管的節點描述,它們相互之間的連接,以及它們與外部環境的終端(端口)。可以使用許多不同的計算機輔助設計(CAD)或電子設計自動化(EDA)程序生成示意圖,這些程序為該網表生成過程提供圖形用戶界面(GUI)。設計人員使用額外的CAD程序,例如SPICE通過聲明輸入激勵(電壓或電流波形)然后計算電路的時域(模擬)響應來模擬網表的電子行為。仿真驗證網表是否實現了所需的功能并預測了其他相關參數,例如功耗或信號傳播延遲。

    由于邏輯和網表視圖僅對抽象(代數)模擬有用,而不對器件制造有用,因此還必須設計標準單元的物理表示。也稱為布局視圖,這是常見設計實踐中設計抽象的最低級別。從制造的角度來看,標準單元的VLSI布局是最重要的視圖,因為它最接近標準單元的實際“制造藍圖”。布局被組織成對應于晶體管器件的不同結構的基層,以及將晶體管結構的端子連接在一起的互連布線層和通孔層。該互連布線層通常被編號并且具有代表每個連續層之間的特定連接的特定通孔層。出于設計自動化的目的,布局中也可能存在非制造層,但許多明確用于布局布線(PNR)CAD程序的層通常包含在單獨但相似的抽象視圖中。抽象視圖通常包含比布局少得多的信息,并且可以識別為布局提取格式(LEF)文件或等效文件。

    創建布局后,通常會使用其他CAD工具來執行一些常見的驗證。進行設計規則檢查(DRC)以驗證設計是否滿足代工和其他布局要求。甲寄生提取(PEX)然后被執行以產生一個PEX-網表與從布局寄生特性。然后將該網表的節點連接與具有布局與原理圖(LVS)程序的原理圖網表的節點連接進行比較,以驗證連接模型是否等效。

    然后可以再次模擬PEX網表(因為它包含寄生特性)以實現更準確的時序、功率和噪聲模型。這些模型通常以SynopsysLiberty格式進行表征(包含),但也可以使用其他Verilog格式。

    最后,強大的布局布線(PNR)工具可用于將所有內容整合在一起,并以自動化方式從更高級別的設計網表和平面圖合成(生成)超大規模集成(VLSI)布局。

    此外,許多其他CAD工具可用于驗證單元視圖和模型的其他方面。并且可以創建其他文件以支持出于多種其他原因使用標準單元的各種工具。為支持所有標準單元變體的使用而創建的所有這些文件統稱為標準單元庫。

    對于典型的布爾函數,有許多不同的功能等效晶體管網表。同樣,對于典型的網表,有許多不同的布局適合網表的性能參數。設計人員面臨的挑戰是最小化標準單元布局的制造成本(通常通過最小化電路的管芯面積),同時仍滿足單元的速度和功率性能要求。因此,盡管存在有助于此過程的設計工具,但集成電路布局是一項高度勞動密集型的工作

    標準單元

    標準單元庫

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    標準單元庫是低級電子邏輯函數的集合,例如AND、OR、INVERT、觸發器、鎖存器和緩沖器。這些單元被實現為固定高度、可變寬度的全定制單元。這些庫的關鍵方面是它們具有固定的高度,這使它們能夠成行放置,從而簡化了自動化數字布局的過程。這些單元通常是經過優化的全定制布局,可xxx限度地減少延遲和面積。

    典型的標準單元庫包含兩個主要組件:

    1. 數據庫-由許多視圖組成,通常包括布局、原理圖、符號、摘要和其他邏輯或模擬視圖。由此,可以以多種格式捕獲各種信息,包括CadenceLEF格式和SynopsysMilkyway格式,其中包含有關單元布局的簡化信息,足以用于自動化的“放置和布線”工具。
    2. 時序摘要-通常采用Liberty格式,為每個單元提供功能定義、時序、功率和噪聲信息。

    標準單元庫還可能包含以下附加組件:

    • 單元格的完整布局
    • 細胞的SPICE模型
    • Verilog模型或VHDL-VITAL模型
    • 寄生提取模型
    • DRC規則套牌

    一個例子是一個簡單的XOR邏輯門,它可以由OR、INVERT和AND門組成。

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    1. 什么是標準單元
    2. 構建標準單元
    3. 標準單元庫

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