在集成電路設計中，硬件仿真是用另一塊硬件（通常是專用仿真系統）模仿一個或多個硬件（通常是設計中的系統）的行為的過程。仿真模型通常基于硬件描述語言（如Verilog）源代碼，編譯成仿真系統使用的格式。目標通常是對正在設計的系統進行調試和功能驗證。通常，仿真器的速度足夠快，可以插入到工作目標系統中代替尚未構建的芯片，因此可以使用實時數據調試整個系統。這是在線仿真的一種特殊情況。

有時，硬件仿真可能會與硬件設備混淆，例如帶有輔助軟件仿真功能的硬件處理器的擴展卡，例如帶有x86芯片的舊子板，以允許x86操作系統在不同處理器系列的主板上運行。

值得注意的是，模擬和原型設計涉及兩種不同的執行風格。模擬串行執行RTL代碼，而原型完全并行執行。這導致調試中的差異。在模擬中：

• 用戶可以設置斷點并停止仿真以檢查設計狀態、與設計交互并恢復仿真。
• 用戶可以在“周期中”停止執行，因為它只執行了部分代碼。
• 用戶可以隨時查看設計中的任何信號以及任何存儲位置的內容。
• 用戶甚至可以備份時間（如果他們保存了檢查點）并重新運行。

使用原型：

• 用戶使用邏輯分析儀進行可視化，因此只能看到他們提前確定的有限數量的信號（通過夾在探針上）。隨著新興的FPGA原型工具（例如Certus）提供對10,000個內部信號的完全可見性，這種情況正在發生變化。
• 邏輯分析儀觸發時目標并沒有停止，因此用戶每次更改探頭或觸發條件時，都必須重新設置環境并從頭開始。
• 探頭直接添加到RTL設計中，使特定信號可用于觀察。當系統運行時，連接到每個檢測信號的基于RTL的探針在每個時鐘周期收集信號值。數據存儲在FPGABlockRAM的跟蹤緩沖區中。連接到原型的分析器下載信息，讓用戶離線查看系統以進行高效調試。

就RTL執行和調試而言，加速和仿真更像是原型設計和硅片，因為整個設計就像在硅片中一樣同時執行。由于通常使用相同的硬件來提供仿真加速和在線仿真，因此這些系統混合了這兩種截然不同的調試方式。

高端硬件仿真器提供的調試環境具有邏輯仿真器中可以找到的許多功能，在某些情況下甚至超過其調試功能：

• 用戶可以設置斷點并停止仿真以檢查設計狀態、與設計交互并恢復仿真。仿真器總是在循環邊界處停止。
• 用戶可以查看設計中的任何信號或內存內容，而無需在運行前設置探針。雖然還提供了過去時間的可見性，但在某些情況下，它可以顯示過去的時間量可能受限于模擬器跟蹤內存的深度。
• 用戶甚至可以備份時間（如果他們保存了檢查點）并重新運行。
• 由于成本高昂，許多開發人員無法使用仿真器，這導致了高級FPGA原型設計平臺和調試工具的興起。

模擬與加速和仿真之間的另一個區別是加速器使用硬件來實現的結果——它們只有兩種邏輯狀態——以硅片制造時的方式運行。這意味著：

• 它們對于分析X狀態初始化沒有用處。
• 他們不能分析強度分辨率，或者至少這必須在編譯時靜態完成。
• 仿真器不會對精確的電路時序進行建模，因此它們可能不會發現任何競爭條件或建立和保持時間違規。

這些任務在邏輯仿真期間或使用靜態時序分析工具正確執行。

仿真器和FPGA原型系統之間的一個關鍵傳統區別在于，仿真器提供了豐富的調試環境，而原型系統幾乎沒有或沒有調試功能，主要在設計調試后創建多個副本，用于系統分析和軟件開發。新工具可通過較小的FPGALUT影響實現完整的RTL信號可見性、允許深度捕獲并提供多芯片和時鐘域分析，以實現與仿真器相當的高效調試。