在集成電路設計中，動態邏輯（或有時是時鐘邏輯）是組合邏輯電路的一種設計方法，特別是那些用MOS技術實現的電路。它區別于所謂的靜態邏輯，因為它利用了雜散電容和門電容中的臨時信息存儲。它在20世紀70年代很流行，最近在高速數字電子技術，特別是計算機CPU的設計中出現了回潮。動態邏輯電路通常比靜態同類電路更快，所需的表面積更小，但設計起來更困難。動態邏輯比靜態邏輯有更高的切換率，但被切換的電容負載更小，所以動態邏輯的整體功耗可能更高，也可能更低，這取決于各種權衡。當提到一個特定的邏輯系列時，動態形容詞通常足以區分設計方法，例如動態CMOS或動態SOI設計。動態邏輯與所謂的靜態邏輯的區別在于，動態邏輯在實現組合邏輯電路時使用時鐘信號。時鐘信號的通常用途是使順序邏輯電路中的轉換同步化。對于大多數組合邏輯的實現，甚至不需要時鐘信號。用來指代組合電路的靜態/動態術語不應該與同樣的形容詞用于區分存儲器件的方式相混淆，例如靜態RAM和動態RAM。

在邏輯設計的背景下，與時鐘邏輯相比，動態邏輯這個術語更常用，因為它明確了這種設計與靜態邏輯之間的區別。為了進一步混淆視聽，時鐘邏輯有時被用作順序邏輯的同義詞。這種用法是不標準的，應該避免。

靜態與動態邏輯的xxx區別是，在動態邏輯中，時鐘信號被用來評估組合邏輯。在大多數類型的邏輯設計中，稱為靜態邏輯，任何時候都有一些機制來驅動輸出，要么是高電平，要么是低電平。在許多流行的邏輯風格中，如TTL和傳統的CMOS，這一原則可以重新表述為：在輸出和電源電壓或地之間始終有一個低阻抗的直流路徑。順便提一下，在高阻抗輸出的情況下，這個定義當然有一個例外，比如三態緩沖器；但是，即使在這些情況下，電路也是為了在一個更大的系統中使用，在這個系統中，一些機制將驅動輸出，它們并不符合與靜態邏輯不同的條件。相反，在動態邏輯中，并不總是有一個機制來驅動輸出的高或低。在這個概念的最常見版本中，輸出在時鐘周期的不同部分被驅動為高電平或低電平。在輸出沒有被主動驅動的時間間隔內，雜散電容使其保持在驅動水平的某個公差范圍內。動態邏輯需要一個足夠快的最低時鐘速率，以便在輸出電容中的電荷泄漏到足以導致輸出的數字狀態改變之前，每個動態門的輸出狀態被使用或刷新，在輸出未被主動驅動的時鐘周期的部分。靜態邏輯沒有最小的時鐘速率--時鐘可以無限期地暫停。雖然看起來長時間什么都不做并不是特別有用，但它有三個優點。能夠在任何時候暫停系統使調試和測試更加容易，使單步等技術成為可能。能夠在極低的時鐘速率下運行系統，使低功耗電子器件在特定的電池上運行更長時間。一個完全靜態的系統可以立即恢復到它離開的地方；人們不必等待系統啟動或恢復。

能夠在任何時候暫停系統的任何時間，也可以用來使CPU與一個異步事件同步。雖然有其他機制可以做到這一點，如中斷、輪詢循環、處理器空閑輸入引腳（例如6502上的RDY），或處理器總線周期擴展機制，如WAIT輸入，但使用硬件對靜態內核CPU的時鐘進行門控更簡單，時間上更精確，不使用程序代碼內存，并且在等待時幾乎不使用CPU的功率。在一個基本的設計中，為了開始等待，CPU將寫入一個寄存器來設置一個二進制鎖存位，該鎖存位將與處理器時鐘相加或相乘，使處理器停止工作。一個來自xxx設備的信號將重置這個鎖存器，恢復CPU的操作。硬件邏輯必須對鎖存器控制輸入進行必要的門控，以確保鎖存器的輸出轉換不會導致時鐘信號電平的瞬間變化，并導致時鐘脈沖，無論是高電平還是低電平，都要短一些。