時鐘門控是許多同步電路中用于降低動態功耗的流行技術，方法是在電路不使用或忽略時鐘信號時移除時鐘信號。 時鐘門控通過修剪時鐘樹來節省功耗，但代價是向電路中添加更多邏輯。 修剪時鐘會禁用部分電路，以便其中的觸發器不必切換狀態。 切換狀態消耗功率。 不開關時，開關功耗為零，只產生漏電流。

盡管根據定義，異步電路沒有全局時鐘，但術語完美時鐘門控用于說明各種時鐘門控技術如何簡單地近似異步電路所表現出的數據相關行為。 隨著同步電路時鐘門控的粒度接近于零，該電路的功耗接近異步電路的功耗：電路僅在主動計算時產生邏輯轉換。

時鐘門控的替代解決方案是在采用輸入多路復用器的同步數據路徑上使用時鐘啟用 (CE) 邏輯，例如，對于 D 型觸發器：使用 C/Verilog 語言符號：Dff= CE? D：問； 其中：Dff為D型觸發器的D輸入，D為模塊信息輸入（無CE輸入），Q為D型觸發器輸出。 這種類型的時鐘門控是無競爭條件的，是 FPGA 設計和小型電路的時鐘門控的首選。 對于 FPGA，每個 D 型觸發器都有一個額外的 CE 輸入信號。

時鐘門控通過獲取附加到寄存器的啟用條件來工作，并使用它們來門控時鐘。 設計必須包含這些使能條件才能使用時鐘門控并從中受益。 這個時鐘門控過程還可以節省大量的管芯面積和功耗，因為它去除了大量的多路復用器并用時鐘門控邏輯取而代之。 這種時鐘門控邏輯通常采用集成時鐘門控 (ICG) 單元的形式。 然而，時鐘門控邏輯將改變時鐘樹結構，因為時鐘門控邏輯將位于時鐘樹中。

可以通過多種方式將時鐘門控邏輯添加到設計中：

• 作為啟用條件編碼到寄存器傳輸級 (RTL) 代碼中，可以通過綜合工具（細粒度時鐘門控）自動轉換為時鐘門控邏輯。
• 由 RTL 設計人員手動插入到設計中（通常作為模塊級時鐘門控），方法是實例化庫特定的集成時鐘門控 (ICG) 單元以門控特定模塊或寄存器的時鐘。
• 通過自動時鐘門控工具半自動插入 RTL。 這些工具要么將 ICG 單元插入到 RTL 中，要么將啟用條件添加到 RTL 代碼中。 這些通常還提供順序時鐘門控優化。

任何用于改進時鐘門控的 RTL 修改都會導致設計的功能更改（因為寄存器現在將保存不同的值），這需要進行驗證。

順序時鐘門控是將啟用條件提取/傳播到上游/下游順序元件的過程，以便可以對其他寄存器進行時鐘門控。

旨在使用電池或以非常低的功率運行的芯片（例如手機、可穿戴設備等中使用的芯片）將同時實施多種形式的時鐘門控。 一方面是通過軟件手動門控時鐘，其中驅動程序啟用或禁用給定空閑控制器使用的各種時鐘。 另一端是自動時鐘門控，可以告訴硬件檢測是否有任何工作要做，如果不需要則關閉給定的時鐘。 這些表單相互交互，并且可能是同一啟用樹的一部分。 例如，內部橋接器或總線可能使用自動門控，以便在 CPU 或 DMA 引擎需要使用它之前關閉它，而該總線上的一些外設如果在該板上未使用，則可能會xxx關閉 .。