異步電路（無時鐘或自定時電路）： 第 12 講： 157–186 是一個時序數字邏輯電路，不使用全局時鐘電路或信號發生器來同步其組件。： 3–5 相反，組件由 指示一組指令完成的握手電路。 握手通過簡單的數據傳輸協議進行。： 115 許多同步電路是在 1950 年代早期作為更大的異步系統（例如 ORDVAC）的一部分開發的。 異步電路和理論環境是集成電路設計中幾個步驟的一部分，是數字電子工程的一個領域。

異步電路與同步電路形成對比，在同步電路中，電路中信號值的變化由稱為時鐘信號的重復脈沖觸發。 當今大多數數字設備都使用同步電路。 然而，異步電路有可能變得更快，具有更低的功耗水平、電磁干擾和大型系統中更好的模塊化。 異步電路是數字邏輯設計研究的一個活躍領域。

直到 1990 年代，異步電路的可行性才在現實生活中的商業產品中得到體現。

所有數字邏輯電路都可以分為組合邏輯和時序邏輯，前者的輸出信號僅取決于當前輸入信號，后者的輸出既取決于當前輸入又取決于過去的輸入。 換句話說，時序邏輯是帶有記憶的組合邏輯。 幾乎所有實用的數字設備都需要時序邏輯。 時序邏輯可以分為兩種類型，同步邏輯和異步邏輯。

在同步邏輯電路中，電子振蕩器產生一系列重復的等距脈沖，稱為時鐘信號。 時鐘信號提供給 IC 的所有組件。 例如。 觸發器僅在被時鐘脈沖的邊沿觸發時翻轉，因此整個電路中邏輯信號的變化同時并以固定的時間間隔開始。 電路中所有存儲元件的輸出稱為電路的狀態。 同步電路的狀態僅在時鐘脈沖上發生變化。 信號的變化需要一定的時間才能通過電路的組合邏輯門傳播。 這段時間稱為傳播延遲。

截至 2021 年，現代同步 IC 的時序需要大量的工程工作和復雜的設計自動化工具。 設計人員必須確保時鐘到達沒有錯誤。 隨著 IC（例如 ASIC）的尺寸和復雜性不斷增長，這是一項具有挑戰性的任務。 在巨大的電路中，通過時鐘分配網絡發送的信號通常在不同的時間到達不同的部分。 這個問題被廣泛稱為時鐘偏差。

xxx可能時鐘速率受傳播延遲最長的邏輯路徑限制，稱為關鍵路徑。 因此，可以快速運行的路徑大部分時間都是空閑的。 廣泛分布的時鐘網絡會消耗大量有用功率，并且無論電路是否接收輸入都必須運行。 由于所有維度的這種復雜程度，同步電路測試和調試占用了一半以上的開發時間。

異步電路不需要全局時鐘，只要輸入改變，電路的狀態就會改變。 本地功能塊可能仍然被使用，但時鐘偏差問題仍然可以容忍。

由于異步電路不必等待時鐘脈沖開始處理輸入，因此它們可以更快地運行。 它們的速度在理論上僅受邏輯門和其他元件的傳播延遲的限制。

然而，異步電路更難設計并且容易出現同步電路中沒有的問題。 這是因為異步電路的結果狀態可能對輸入到達門的相對時間敏感。 如果兩個輸入的轉換幾乎同時到達，則電路可能會進入錯誤狀態，具體取決于門傳播延遲的細微差異。

這稱為競爭條件。 在同步電路中，這個問題不太嚴重，因為競爭條件只能由于來自同步系統外部的輸入（稱為異步輸入）而發生。

盡管已經構建了一些完全異步的數字系統（見下文），但如今異步電路通常用于速度非常重要的其他同步系統的一些關鍵部分，例如信號處理電路。

異步電路的最初理論是由 David E. Muller 在 20 世紀 50 年代中期創立的。 該理論后來在雷蒙德·米勒 (Raymond Miller) 的著名著作《開關理論》中提出。