在電子設計中，半導體知識產權核心（SIP 核心）、IP 核心或 IP 塊是邏輯、單元或集成電路布局設計的可重用單元，屬于一方的知識產權。 IP 核可以授權給另一方或由單方擁有和使用。 該術語來自設計中存在的專利或源代碼版權的許可。 專用集成電路 (ASIC) 和現場可編程門陣列 (FPGA) 邏輯系統的設計人員可以使用 IP 內核作為構建塊。

IP 核在芯片設計中的許可和使用在 1990 年代成為普遍做法。 有許多許可方和許多代工廠在市場上競爭。 2013 年，獲得最廣泛許可的 IP 內核來自 Arm Holdings（43.2% 的市場份額）、Synopsys Inc.（13.9% 的市場份額）、Imagination Technologies（9% 的市場份額）和 Cadence Design Systems（5.1% 的市場份額）。

在芯片設計中使用 IP 核類似于使用庫進行計算機編程或使用分立集成電路元件進行印刷電路板設計。 每個都是設計邏輯的可重用組件，具有已定義的接口和行為，已由其創建者驗證并集成到更大的設計中。

IP 核通常以 Verilog 或 VHDL 等硬件描述語言中的可綜合 RTL 形式提供。 這些類似于計算機編程領域中的 C 等低級語言。 作為 RTL 交付給芯片設計人員的 IP 內核允許芯片設計人員在功能級別修改設計，盡管許多 IP 供應商不對修改后的設計提供保證或支持。

IP 內核有時也作為通用門級網表提供。 網表是 IP 邏輯功能的布爾代數表示，實現為通用門或特定于過程的標準單元。 可以針對任何工藝技術編譯作為通用門實現的 IP 核。 門級網表類似于計算機編程領域中的匯編代碼列表。 網表為 IP 核供應商提供合理的保護，以防止逆向工程。 另見：集成電路布圖設計保護。

網表和可綜合內核都稱為軟內核，因為它們都允許綜合、布局和布線 (SPR) 設計流程。

硬核（或硬宏）是模擬或數字 IP 核，芯片設計人員無法對其功能進行重大修改。 這些通常被定義為特定于特定工藝技術的較低級別的物理描述。 硬核通常為其特定技術提供更好的芯片時序性能和面積的可預測性。

模擬和混合信號邏輯通常作為硬核分布。 因此，模擬 IP（SerDes、PLL、DAC、ADC、PHY 等）以晶體管布局格式（例如 GDSII）提供給芯片制造商。 數字 IP 核有時也以布局格式提供。

低級晶體管布局必須遵守目標代工廠的工藝設計規則。 因此，為一個代工廠的工藝交付的硬核不能輕易移植到不同的工藝或代工廠。 商業代工運營商（如 IBM、富士通、三星、TI 等）提供為自己的代工流程構建的各種硬宏 IP 功能，有助于確保客戶鎖定。

許多最著名的 IP 內核都是軟微處理器設計。 它們的指令集從小型 8 位處理器（例如 8051 和 PIC）到 32 位和 64 位處理器（例如 ARM 架構或 RISC-V 架構）各不相同。 這些處理器構成了許多嵌入式系統的大腦。 它們通常是 RISC 指令集，而不是像 x86 這樣的 CISC 指令集，因為需要的邏輯更少。 因此，設計更小。 此外，x86 領導者英特爾和 AMD 大力保護其處理器設計的知識產權，并且不將這種商業模式用于其 x86-64 微處理器系列。

用于數字信號處理器 (DSP)、圖形處理單元 (GPU) 的專用處理器。 隨著工作負載超過主微處理器的能力，神經處理單元 (NPU) 和通用神經處理單元 (GPNPU) 變得流行起來。

IP 內核還獲得了各種xxx控制器的許可，例如 PCI Express、SDRAM、以太網、LCD 顯示器、AC'97 音頻和 USB。 其中許多接口都需要數字邏輯和模擬 IP 內核來驅動和接收芯片外部的高速、高壓或高阻抗信號。

硬連線（與上述軟件可編程軟微處理器相反）數字邏輯 IP 核也被授權用于固定功能，例如 MP3 音頻解碼、3D GPU、數字視頻編碼/解碼，以及其他 DSP 功能，例如 FFT、DCT 或維特比編碼 。