低電壓差分信號

低壓差分信號（LVDS）是一種高速數據傳輸的接口標準。 LVDS 根據 ANSI/TIA/EIA-644-1995 進行標準化。 它描述物理層，而不是基于它的更高協議層。

重要的物理特征是：

• 差分電壓電平
• 相對較低的電壓水平
• 信號由恒流源產生

主要應用在數的高速串行傳輸中。 此外，嵌入式應用和膝上型電腦中的液晶顯示模塊數字接口（主要是專有的）基于 LVDS，其中顯示器xxx集成在外殼中。

另一方面，PC 和外部顯示器之間的數字視頻接口，例如數字視頻接口 (DVI) 或 HDMI，基于最小化傳輸差分信號 (TMDS) 的物理層，它基本相似但針對傳輸距離更長。 PCI Express中的高速串行連接是基于高速電流控制邏輯（HCSL）的。

低電壓意味著使用較低的電壓而不是通常用于 5V 或 3.3V 的數字系統的高電壓。 這有幾個優點。 對于 EIA-422 等經典接口，需要相對較高的功率來改變電纜上的電荷。 發生的電壓變化和高頻充放電電流與高頻電場和磁場齊頭并進，這代表強電磁干擾。 高頻充電反向電流也會導致電源線出現問題。 現代半導體不斷增加的結構微型化也需要降低電源電壓。 在高數據速率下，沒有辦法降低信號電平。LVDS 的工作電壓擺幅為 350 mV。 差分信號意味著使用兩條線路，電壓的差異決定了邏輯狀態。 對于 LVDS，差異為 350 mV，而對地的xxx電壓約為 1200 mV。 兩條線上電壓的相反變化會產生邏輯變化。 這稱為平衡信號。 一條線始終處于高電平，另一條線處于低電平，因此兩者都會隨著信號電平的變化而變化。

在驅動器側，恒流源產生 3.5 mA 的電流。 根據輸入信號的邏輯電平，這在兩條信號線之間切換。 然后另一條線連接到零電平。 在接收器側，電流流經 100 Ω 終端電阻。 該值對應于線路的特性阻抗。 這在很大程度上避免了反射回信號源。 信號電流在接收器中產生從 +350 mV 到 ?350 mV 的電壓變化，反之亦然。

低電壓電平使 LVDS 信號對 EMI xxx更加敏感。 但是，合適的布局可以抵消對干擾的敏感性：

建議將傳出和返回導體靠近布線，或者在接地平面上設計導體，使所需的線路特性阻抗由印刷電路板的幾何形狀和電介質設置。 由于緊密間隔的導體所跨越的區域很小，來自干擾電磁場的少量磁通量會產生影響，因此只會在線路中產生很小的電壓差。 此外，這主要表現為差模干擾，接收器可以承受高達 1000 mV 的 LVDS 傳輸，因為兩個信號電壓都以相同的值變化而沒有達到范圍限制。 結果，最終實現了更好的抗干擾能力。

相反，靠近布線的線路也只會導致推挽有用信號的少量發射。 然而，如果電路設計不當，即使在布線良好的線路布置中也會出現不需要的共模信號，從而導致電磁波的意外發射。 但是，這些可以通過符合 EMC 的整體設計來減少g 的電路，而不僅僅是布線。

對于 GBit/s 范圍內的傳輸鏈路，應避免路徑之間的運行時間差異以及可能與同一總線的其他 LVDS 通道之間的差異。 因此同步信號傳輸需要相同的導體長度。 這種情況可以 i.a. 可以用曲折的導體來實現。

LVDS 通常作為輸入和輸出通道的多種信號標準之一集成到 FPGA 中。 Xilinx 等制造商將外殼內的電纜長度表示為所謂的“飛行??時間”。 該名稱表示時間，但它是以毫米為單位的電纜長度。

LVDS 接口的最大數據速率取決于電纜質量。 使用 Cat 5 電纜 UTP，通常可以使用大約 2 m 的電纜長度和 200 MBit/s 的數據速率。 對于長度小于 50 cm 的屏蔽雙絞線，例如 B. 顯示器的連接，通常可以達到 500 MBit/s。 根據目前的技術水平，極限是幾 GBit/s。