VHDL

VHDL，是一種硬件描述語言，可以用它來描述基于文本的數字系統。 自 1987 年以來，VHDL 已被定義為 IEEE 標準，現在有一些標準化的語言擴展。 此外，還有VHDL-AMS等語言的衍生物，也可用于描述模擬或混合信號系統。

作為一種描述語言，VHDL 不是一種編程語言； 然而，由于它描述了其任務主要是信息處理的對象，因此數據處理仍然可以通過它們的模擬進行，因為為該模擬運行提供的“輸入數據”由（模擬）硬件處理為“結果數據”。 這個彎路允許VHDL（結合模擬器）像編程語言一樣描述圖靈完備的數據處理，高級電路發生器有時甚至可以指定算法本身而不是硬件結構； 相關電路完全自動生成。 這使 VHDL 更接近編程語言。

使用 VHDL，您無需處理單個電子元件，而是在更高的抽象層次上描述電路的預期行為。 VHDL 支持快速開發需要高效率（在時間和經濟方面）的大型復雜電路（例如，具有超過 2000 萬個晶體管的微處理器），并支持開發人員的所有工作。

這樣，就可以對系統進行仿真、綜合，最后創建網表。 可以通過完整的模擬和正式的方式進行驗證。

網表可用于生產用于制造 MPGA（掩模可編程門陣列）或類似 LSI（大規模集成）芯片的掩模，或者它可以（在轉換為合適的比特流后）直接進入 FPGA（現場可編程門陣列） ) 或 CPLD （復雜可編程邏輯器件）可以加載。

除了VHDL，還有Verilog和ABEL。 世界上使用最多的硬件描述語言是VHDL和Verilog。

有必要區分可綜合代碼和功能代碼，因為有些結構可以模擬，但不能轉換為真實硬件，從而轉換為網表。 從廣泛的功能性 VHDL 代碼中實際可合成的 VHDL 代碼主要取決于為 VHDL 合成選擇的翻譯程序（合成工具）。 功能性的、不可綜合的代碼放在 al 之前lem 在電路仿真領域并創建所謂的測試臺，有時還用于預先測試新方法，例如接口協議的行為。

創建可綜合的 VHDL 代碼通常更復雜，開發人員必須故意放棄大部分 VHDL 語言選項，并更好地了解目標硬件及其確切屬性。 例如，無法合成通過操作系統 (TeXtio) 輸入和輸出的 VHDL 代碼，例如寫入和讀取文件或屏幕上的文本輸出。

與此同時，VHDL 已成為知識產權 (IP) 仿真模型的標準。 實際要測試和綜合的 VHDL 代碼或 VHDL 模塊嵌入到仿真模型中，因此硬件在所謂的“測試臺”中盡可能忠實地再現。 仿真模型通常用不可綜合的 VHDL 編寫，允許對外部電路部件的時間行為或某些物理參數進行建模。

一個例子應該解釋這個過程：

• 在創建 SDRAM 控制器（一種用于控制 SDRAM 內存模塊的電路）時，SDRAM 及其內存及其時間行為在仿真模型中進行模擬，就像真實的 SDRAM 硬件一樣。 通過這種方式，可以模擬控制器的邏輯功能，也可以在不需要真實硬件的情況下驗證極端時間條件下的行為。 如有必要，SDRAM 控制器將在功能上進行改進以滿足仿真邊界條件。 只有當這個模擬成功時，以這種方式創建的 SDRAM 控制器才能在硬件上運行，例如在 FPGA 中，結合“真正的”SDRAM 組件。 這意味著 IP 核的開發過程在很大程度上獨立于特定的硬件。

創建允許相應語句的良好測試平臺是一項通常被低估的任務，它約占 IP 核整個開發時間的 50%。 然而，除了開發中的系統方法外，它比在早期階段使用通常不會立即工作的電路部件的真實硬件要有效得多 - 然后只能在所有參數中進行困難和費力的驗證.

此外，在仿真中對不同的仿真類型進行了區分：

• 要實施的 IP 核的純行為模擬。 從根本上檢查電路中的功能關系。 例如，各個信號的邏輯組合是否合適。 優點是計算量低，這意味著可以模擬更長的部分。

• 完全放置的 IP 核的仿真（適配后仿真）。 IP核首先被綜合、布線和布局，然后從完成的電路布置中確定目標硬件的網絡列表和相關的運行時信息。