動態隨機存取存儲器

動態隨機存取存儲器，表示一種具有隨機存取功能的電子存儲模塊的技術，主要用于計算機，但也用于其他電子設備，如使用打印機。 存儲元件是充電或放電的電容器。 它可通過開關晶體管訪問，并可以讀出或寫入新內容。

內存內容是易失性的，即如果沒有工作電壓或刷新時間太晚，存儲的信息就會丟失。

DRAM 的一個特點是非常高的數據密度與非常低的制造成本相結合。 因此，它主要用于必須以中等訪問時間提供大量內存的情況。

與 SRAM 不同，DRAM 的內存內容必須循環刷新（刷新）。 這通常需要以幾十毫秒為間隔。 內存是逐行刷新的。 為此，一條存儲線被一步傳輸到芯片上的線緩沖器，并從那里放大，寫回存儲線。 因此，術語“動態”。 另一方面，在 SRAM 等靜態存儲器的情況下，所有信號都可以停止而不會丟失任何數據。 刷新 DRAM 即使在空閑時也會消耗一定的電量。 因此，在低靜態電流很重要的應用中，SRAM 是首選。

存儲單元電容器中的電荷會在幾毫秒內消散，但由于制造公差，也可能會在存儲單元中保留數秒至數分鐘。為了安全起見，組件總是指定有保證的最壞情況值，即最短的保持時間。

DRAM 可以作為獨立的集成電路實現，也可以作為較大芯片的一部分的存儲單元實現。

隨機存取存儲器中的“隨機”代表對存儲器內容或單個存儲器單元的隨機存取，這與順序存取相反，例如在（硬件端組織的）FIFO 或 LIFO 存儲器中。

DRAM 不包含單個二維矩陣，如半導體存儲器一文中以簡化形式所示。 相反，在芯片表面布置和布線的存儲單元被劃分為精心設計的層次結構。 雖然內部結構是特定于制造商的，但從外部可見的邏輯結構是由 JEDEC 行業機構標準化的。 這確保了來自不同制造商和不同尺寸的芯片始終可以使用相同的方案進行尋址。

單個DRAM存儲單元的結構非常簡單，它僅由一個電容器和一個晶體管組成。 今天使用的是 MOS 場效應晶體管。 信息以電荷的形式存儲在電容器中。 每個存儲單元存儲一位。 雖然過去主要使用平面技術中的電容器，但目前使用其他兩種技術：

• 在堆疊技術中，電容器建立在晶體管之上。
• 在溝槽技術中，電容器是通過在基板中蝕刻一個約 5-10 微米深的孔（或溝槽）而制成的。

• DRAM 單元基本技術結構示意圖（橫截面）

相鄰圖中所示的頂部端子充電或放電 (0V) 至位線電壓 VBL。 所有電容器的較低連接一起連接到電壓源，理想情況下電壓為 VP1 = 1/2 VBL。 這使得電容器電介質中的最大場強減半。

晶體管（也稱為選擇晶體管）用作從單元讀取和寫入信息的開關。 為此，Gate-Ans 處的字線（英文字線）正電壓VWL被施加到n-MOS晶體管的端子“G”。 這在源極（“S”）和漏極（“D”）區域之間創建了導電連接，將單元電容器連接到位線。 晶體管的襯底“B”（體）端子連接到地電位或連接到略微負的電壓 VSub 以抑制泄漏電流。

由于其非常簡單的結構，存儲單元需要非常小的芯片面積。 與設計相關的存儲單元尺寸通常指定為可生產的最小結構長度（“最小特征尺寸”或簡稱 F）的平方面積 F2 的倍數：如今的 DRAM 單元需要 6 或 8 F2 ，而一個 SRAM 單元需要超過 100 F2。 因此，對于給定的芯片尺寸，DRAM 可以存儲更多的位數。 這導致每比特的制造成本遠低于 SRAM。 在當今常見的電子存儲器類型中，只有 NAND 閃存具有更小的存儲單元，約為 4.5 F2（或 2 位/4 級單元每位 2.4 F2，或 3 位/8 級單元每位 1.7 F2） ).

通過將額外的存儲單元連接到字線，獲得存儲行，其通常被稱為頁。 行的特征是當一條字線（以紅色顯示）被激活時，所有關聯的單元同時將其存儲的內容輸出到分配給它們的位線（以藍色顯示）。 常見的頁面大小是 1 Ki 到 16 Ki (...) 個單元格。

存儲單元以矩陣排列連接：“字線”連接一行中選擇晶體管的所有控制電極，位線連接一列中選擇晶體管的所有漏區。

在矩陣的下邊緣，位線連接到（初級）讀/寫放大器（讀出放大器）。 由于它們必須適合電池場的狹窄網格，因此它們以最簡單的形式構造為兩個帶負反饋且只有四個晶體管的 CMOS 反相器。 它們的電源電壓正好等于位線電壓VBL。 除了它們作為讀取單元信號的放大器的功能外，它們還有副作用，即它們的結構對應于簡單靜態存儲器（鎖存器）的結構。 因此初級讀出放大器同時用作完整存儲器行的存儲器。

當處于非活動狀態時，顯示在讀出放大器上方的開關用于將位線預充電至 ? VBL 的電平，這恰好是充電和放電電池電壓的平均值。

在存儲芯片上，大量的這些存儲矩陣相互連接形成一個連貫的存儲區，因此芯片內部（對外透明）被劃分為子矩陣。 根據設計，所有數據線都路由到單個數據引腳或分配到 4、8、16 或 32 個數據引腳。 這就是單個 DRAM 芯片的數據寬度 k；對于更寬的總線寬度，必須組合多個芯片。

相鄰的圖顯示了單個單元字段的地址解碼的基本結構。 行地址通過 n 個地址線饋送到行譯碼器。 這從與之相連的 2 條字線中恰好選擇了一條字線，并通過將其電位升高到字線電壓 VWL 來激活它。 在單元陣列中如此激活的存儲線現在將其數據內容輸出到位線。 產生的信號由（初級）讀出放大器放大，存儲并同時寫回單元。

解碼列地址和選擇要讀取的數據是一個兩步過程。 在xxx步中，列地址的m條地址線被饋送到列譯碼器。 這會選擇通常 2 條連接的列選擇線之一并激活它。 根據存儲器的寬度，同時選擇k條位線。 在第二步中，在列選擇塊中，總共k 2 位線中的這k位線子集在外部世界的方向上連接到k條數據線。 這些最終由進一步的讀/寫放大器（未顯示）放大。

為了限制相鄰存儲單元及其引線之間的串擾，通常根據標準化規則在解碼期間對地址進行加擾，以便它們不會按照二進制有效順序在物理陣列中找到。