Cell (微處理器)

Cell（或 Cell Broadband Engine）是 IBM 與 Sony 和 Toshiba 共同開發的一系列處理器。 這些處理器的特點是使用 64 位 PowerPC 內核、流水線架構、支持同步多線程以及使用異構多核架構，這使它們成為并行計算的理想選擇。

Cell 處理器的基本概念提供八個協同處理元件 (SPE) 和一個 PowerPC 處理元件 (PPE)。 各個處理器內核通過元素互連總線 (EIB) 鏈接，每個 CPU 周期最多可以傳輸 96 字節的數據。 PPE 和 SPE 都可以訪問每個 CPU 周期 8 字節的 EIB。 EIB 實現為環形總線（4 × 128 位），時鐘頻率為 CPU 時鐘的一半。 主內存通過內存接口控制器 (MIC) 訪問。

每個 SPE 由一個算術單元 (ALU) 和四個 SIMD 組成，稱為協同處理單元（SPU 或 SPX）。 它有 128 個寄存器，每個寄存器的大小為 128 位。 SPE 還包括一個內存流控制器 (MFC)，它控制到主內存或其他 SPE 的 DMA 傳輸，以及它自己的 256 kB 本地內存。

本地內存（也稱為 Load Store Unit，簡稱 LS）由四個獨立的 64 KB 內存塊組成，具有六個時鐘延遲。 SPU 只能直接與本地內存通信。 完全獨立運行的內存流控制器 (MFC) 負責訪問主內存、PPE 或其他 SPU 或與之通信。 這意味著各個 SPE 的內存在理論上可以自由劃分或通過特定訪問權限進行保護。 使用 MFC 可以同時執行總共 16 個存儲操作。 通過完全放棄高速緩存，轉而采用直接可尋址和基于 SRAM 的本地內存，與高速緩存支持的有序架構相比，內存延遲可以得到控制并保持在相應較低的水平。 這種方法允許程序流受到編譯器和直接編程的高度控制，消除了亂序執行或復雜的分支預測的需要，這些會不必要地增加處理器的復雜性以實現高性能。

一個 SPU 使用總共 23 個階段長的兩條流水線（偶數和奇數）。 偶數管道包含浮點和定點單元，而所有其他功能單元都在奇數管道上。 SPU 每個周期可以執行兩條指令（雙重發布），每個流水線一條。 這對應于每個時鐘最多八個單精度浮點運算。 在 3.2 GHz 的時鐘速率下，這導致每個 SPU 的理論性能為 25.6 GFLOPS。僅實現了靜態跳躍預測。 因此，編譯器的性能在這方面很重要，因為管道危險需要 18 個周期的等待時間。 大量的寄存器集還有助于通過解決循環（循環展開）或允許算法并行執行多次來橋接延遲。SPU 不是協處理器。 它們可以彼此獨立工作，并且如果已使用 DMA 調用重新編譯和擴展，則還與 PPE 程序代碼兼容。 盡管 SPU 是為更具體的應用而設計的，但它們是具有通用指令集的處理器。

控制處理器 (PPE) 基于 IBM 的 64 位 PowerPC 架構，與傳統的 PowerPC 處理器相比，其流水線的工作方式是一個接一個地工作。 然而，PPE 延遲執行流水線允許亂序執行，至少對于加載指令。 由于它可以同時處理兩個線程，因此在相應設置的程序中，由阻塞管道引起的通常的順序缺點會在較小程度上出現。 PPE 有 512 KB 的二級緩存可用。 CPU 總共有 2.5 MB 的內部存儲器。